本發(fā)明公開了一種基于憶阻器的聯(lián)想記憶電路,包括憶阻器、第一電阻、第二電阻和運算比較器;第一電阻和憶阻器依次串聯(lián)在運算比較器的第一輸入端,憶阻器的非串聯(lián)連接端作為聯(lián)想記憶電路的第一輸入端;第一電阻和憶阻器的串聯(lián)連接端作為聯(lián)想記憶電路的第二輸入端;第二電阻的一端連接至運算比較器的第一輸入端,第二電阻的另一端接地;運算比較器的第二輸入端用于連接參考電壓,運算比較器的輸出端作為聯(lián)想記憶電路的輸出端;聯(lián)想記憶電路的第一輸入端和第二輸入端分別用于接收條件刺激信號和非條件刺激信號,聯(lián)想記憶電路的輸出端用于輸出反應信號。本發(fā)明可以根據施加條件刺激和非條件刺激信號的時間關系,模擬生物聯(lián)想記憶的形成過程和遺忘過程。
聲明:
“基于憶阻器的聯(lián)想記憶電路” 該技術專利(論文)所有權利歸屬于技術(論文)所有人。僅供學習研究,如用于商業(yè)用途,請聯(lián)系該技術所有人。
我是此專利(論文)的發(fā)明人(作者)