本發(fā)明提供一種鍵合結(jié)構(gòu)及其制造方法,由多層晶圓依次鍵合形成的晶圓堆疊,晶圓堆疊上陣列排布有
芯片堆疊,所述芯片堆疊包括依次鍵合的多層芯片,芯片堆疊中形成有電引出結(jié)構(gòu),通過在芯片堆疊中形成電連接各層芯片中互連層的全引出結(jié)構(gòu),可以對(duì)整個(gè)芯片堆疊進(jìn)行電性能測試,通過電連接的部分層芯片中的部分引出結(jié)構(gòu),可以對(duì)芯片堆疊中的部分層芯片進(jìn)行電性能測試,和/或電連接單層芯片中互連層的單引出結(jié)構(gòu),可以對(duì)芯片堆疊中的單層芯片進(jìn)行電性能測試,從而實(shí)現(xiàn)對(duì)芯片堆疊中單層或多層芯片的電性能測試,進(jìn)而得到失效芯片的具體位置。
聲明:
“鍵合結(jié)構(gòu)及其制造方法” 該技術(shù)專利(論文)所有權(quán)利歸屬于技術(shù)(論文)所有人。僅供學(xué)習(xí)研究,如用于商業(yè)用途,請(qǐng)聯(lián)系該技術(shù)所有人。
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