本發(fā)明公開了一種存儲器電路的版圖結(jié)構(gòu),所述存儲器電路包括由存儲單元排列成的存儲器陣列、以及行選擇電路、以及列選擇電路;每隔相等數(shù)量的行數(shù),在所述存儲器電路版圖的行旁邊的空曠區(qū)域具有一個行標(biāo)志;每隔相等數(shù)量的列數(shù),在所述存儲器電路版圖的列旁邊的空曠區(qū)域具有一個列標(biāo)志。本發(fā)明可以幫助工程師快速、準(zhǔn)確地定位存儲單元的實際位置,顯著節(jié)省了尋找時間,更重要的是減少了出錯概率,為分析失效原因提供了有力的保證。
聲明:
“存儲器電路的版圖結(jié)構(gòu)” 該技術(shù)專利(論文)所有權(quán)利歸屬于技術(shù)(論文)所有人。僅供學(xué)習(xí)研究,如用于商業(yè)用途,請聯(lián)系該技術(shù)所有人。
我是此專利(論文)的發(fā)明人(作者)