本發(fā)明公開了一種基于憶阻元件和蘊(yùn)含邏輯的非易失性存儲(chǔ)器,包括一選通管;用于存儲(chǔ)寫入時(shí)的數(shù)據(jù)的第一憶阻器;用于輔助判斷第一憶阻器是否寫入正確的第二憶阻器;一定值電阻;所述選通管的源極電性連接到DL端,所述選通管的柵極電性連接到WL端,所述選通管的漏極分別電性連接到第一憶阻器的負(fù)極、第二憶阻器的負(fù)極和定值電阻的一端,所述第一憶阻器的正極電性連接到BL端,所述第二憶阻器的正極電性連接到CL端,所述定值電阻的另一端接地。本發(fā)明能夠在讀取數(shù)據(jù)時(shí)忽略寫入失效帶來的錯(cuò)誤,同時(shí)結(jié)合相應(yīng)的時(shí)序可以檢測出單元是否寫入失效以及識(shí)別出具體哪種失效。
聲明:
“基于憶阻元件和蘊(yùn)含邏輯的非易失性存儲(chǔ)器” 該技術(shù)專利(論文)所有權(quán)利歸屬于技術(shù)(論文)所有人。僅供學(xué)習(xí)研究,如用于商業(yè)用途,請(qǐng)聯(lián)系該技術(shù)所有人。
我是此專利(論文)的發(fā)明人(作者)