本發(fā)明屬于集成電路技術(shù)領(lǐng)域,涉及一種針對大規(guī)模SRAM陣列電路后仿真的高效良率分析方法。本發(fā)明利用小規(guī)模SRAM陣列電路和大規(guī)模SRAM陣列電路的相關(guān)性,將小規(guī)模SRAM電路作為低置信度源,大規(guī)模SRAM電路作為高置信度源,對小規(guī)模和大規(guī)模SRAM電路的性能關(guān)于工藝參數(shù)構(gòu)造多置信度高斯過程模型;采用自適應迭代的策略,以小規(guī)模SRAM電路的最優(yōu)偏移向量作為起始點,迭代地搜索和更新大規(guī)模SRAM電路的最優(yōu)偏移向量,并迭代地構(gòu)造及更新多置信度高斯過程模型,提出通過求解一個多模態(tài)優(yōu)化問題,得到小規(guī)模SRAM電路最優(yōu)偏移向量附近的失效邊界,將其加入大規(guī)模SRAM電路的初始建模中,進一步提高算法的收斂速度。該方法能大幅減少大規(guī)模SRAM陣列后仿真良率分析所需仿真次數(shù)。
聲明:
“針對大規(guī)模SRAM陣列電路后仿真的高效良率分析方法” 該技術(shù)專利(論文)所有權(quán)利歸屬于技術(shù)(論文)所有人。僅供學習研究,如用于商業(yè)用途,請聯(lián)系該技術(shù)所有人。
我是此專利(論文)的發(fā)明人(作者)