本發(fā)明提供一種用于定位失效位置的半導(dǎo)體工藝驗證數(shù)字電路,其特征在于,包括:和輸入測試信號發(fā)生器相連接的緩沖器單元;和緩沖器單元的輸出端連接的測試單元;和測試單元的輸出端連接的選擇器單元;以及片選信號發(fā)生器,用于發(fā)出高、低電平,和選擇器單元連接,其中,測試單元用于和待驗證的數(shù)字電路連接。電路結(jié)構(gòu)簡單可靠,可通過測試機臺調(diào)整建立時間和保持時間。嚴格控制數(shù)據(jù)通路(Data?Path),數(shù)據(jù)流不會過度發(fā)散。嚴格控制金屬連線的最大扇出(Max?Fan?Out)為2。一個扇出為4的連線可以分解為三個扇出為2的連線和兩個Buffer,能夠有效定位失效位置。當測試電路邏輯異常時,通過Verilog仿真結(jié)果確定失效位置或縮小失效位置的查找范圍。
聲明:
“用于定位失效位置的半導(dǎo)體工藝驗證數(shù)字電路及方法” 該技術(shù)專利(論文)所有權(quán)利歸屬于技術(shù)(論文)所有人。僅供學(xué)習(xí)研究,如用于商業(yè)用途,請聯(lián)系該技術(shù)所有人。
我是此專利(論文)的發(fā)明人(作者)