本發(fā)明公開了一種封裝
芯片背面失效定點(diǎn)的方法,包含:第1步,針對封裝樣品進(jìn)行背面研磨,直至暴露出芯片背面,以及暴露出包裹在封裝體內(nèi)的引線;第2步,對樣品表面進(jìn)行清理及固定;第3步,采用打線機(jī),在芯片引線和封裝基座之間引線實(shí)現(xiàn)互聯(lián);第4步,對封裝基座引線施加電學(xué)信號,激發(fā)漏電路徑,采用傳統(tǒng)的失效定點(diǎn)設(shè)備進(jìn)行失效定點(diǎn)。本發(fā)明適用于各種封裝形式和封裝大小,對研磨的可控范圍大,能夠有效地對失效樣品進(jìn)行失效分析前的樣品制備,對樣品分析發(fā)揮有效作用。
聲明:
“封裝芯片背面失效定點(diǎn)的方法” 該技術(shù)專利(論文)所有權(quán)利歸屬于技術(shù)(論文)所有人。僅供學(xué)習(xí)研究,如用于商業(yè)用途,請聯(lián)系該技術(shù)所有人。
我是此專利(論文)的發(fā)明人(作者)