1.本發(fā)明屬于芯片性能測(cè)試技術(shù)領(lǐng)域，具體涉及一種射頻芯片篩測(cè)方法的設(shè)計(jì)。

背景技術(shù)：

2.射頻芯片在制造或加工過(guò)程中，將不可避免地受到外力作用，可能產(chǎn)生微裂紋。同時(shí)，芯片在封裝過(guò)程中也會(huì)出現(xiàn)包括引線變形、翹曲、芯片破裂、分層和外來(lái)顆粒等缺陷，雖然以上缺陷都有相應(yīng)的缺陷檢測(cè)測(cè)試方法，但是所有缺陷檢測(cè)方法都不是百分百有效，導(dǎo)致部分存在潛在缺陷的芯片會(huì)進(jìn)入芯片量產(chǎn)測(cè)試流程。

3.存在潛在缺陷的芯片會(huì)在后續(xù)的使用過(guò)程中，或一定的環(huán)境條件下出現(xiàn)性能下降、間歇性失效，甚至完全失效的風(fēng)險(xiǎn)。潛在缺陷的芯片一旦出現(xiàn)上述故障，將會(huì)影響電路以及整個(gè)系統(tǒng)的質(zhì)量及可靠性，從而帶來(lái)巨大的經(jīng)濟(jì)損失。因此提高射頻芯片的出廠良品率對(duì)于提高電路以及整個(gè)系統(tǒng)的可靠性具有重要意義。

技術(shù)實(shí)現(xiàn)要素：

4.本發(fā)明的目的是為了解決現(xiàn)有射頻芯片的缺陷檢測(cè)方法無(wú)法將具有潛在缺陷的異常芯片完全篩選出來(lái)，導(dǎo)致部分存在潛在缺陷的射頻芯片會(huì)進(jìn)入芯片量產(chǎn)測(cè)試流程的問(wèn)題，提出了一種射頻芯片篩測(cè)方法。

5.本發(fā)明的技術(shù)方案為：一種射頻芯片篩測(cè)方法，包括以下步驟：

6.s1、在待測(cè)射頻芯片的cp測(cè)試階段，在待測(cè)射頻芯片的vdd端口依次輸入五點(diǎn)等步進(jìn)電壓，并依次記錄cp測(cè)試階段每個(gè)輸入電壓對(duì)應(yīng)的輸出電流值。

7.s2、根據(jù)cp測(cè)試階段每個(gè)輸入電壓對(duì)應(yīng)的輸出電流值計(jì)算cp測(cè)試階段的電流一階差值導(dǎo)數(shù)。

8.s3、根據(jù)cp測(cè)試階段的電流一階差值導(dǎo)數(shù)計(jì)算cp測(cè)試階段的電流二階差值導(dǎo)數(shù)。

9.s4、根據(jù)cp測(cè)試階段的電流二階差值導(dǎo)數(shù)計(jì)算cp測(cè)試階段的電流四階差值導(dǎo)數(shù)。

10.s5、針對(duì)cp測(cè)試階段選取的n個(gè)測(cè)試標(biāo)準(zhǔn)件，重復(fù)步驟s1～s4，得到n個(gè)cp測(cè)試階段的電流四階差值導(dǎo)數(shù)，并對(duì)其求平均差，得到修正參數(shù)。

11.s6、在待測(cè)射頻芯片的ft測(cè)試階段，在待測(cè)射頻芯片的vdd端口依次輸入五點(diǎn)等步進(jìn)電壓，并依次記錄ft測(cè)試階段每個(gè)輸入電壓對(duì)應(yīng)的輸出電流值。

12.s7、根據(jù)ft測(cè)試階段每個(gè)輸入電壓對(duì)應(yīng)的輸出電流值計(jì)算ft測(cè)試階段的電流一階差值導(dǎo)數(shù)。

13.s8、根據(jù)ft測(cè)試階段的電流一階差值導(dǎo)數(shù)計(jì)算ft測(cè)試階段的電流二階差值導(dǎo)數(shù)。

14.s9、根據(jù)ft測(cè)試階段的電流二階差值導(dǎo)數(shù)計(jì)算ft測(cè)試階段的電流四階差值導(dǎo)數(shù)。

15.s10、采用修正參數(shù)對(duì)ft測(cè)試階段的電流四階差值導(dǎo)數(shù)進(jìn)行修正，得到修正電流四階差值導(dǎo)數(shù)。

16.s11、將修正電流四階差值導(dǎo)數(shù)在預(yù)設(shè)標(biāo)準(zhǔn)值范圍內(nèi)的待測(cè)射頻芯片歸入合格芯片集合bin1，將修正電流四階差值導(dǎo)數(shù)不在預(yù)設(shè)標(biāo)準(zhǔn)值范圍內(nèi)的待測(cè)射頻芯片歸入失效芯

片集合bin2。

17.進(jìn)一步地，步驟s1和s6中的五點(diǎn)等步進(jìn)電壓為v0-2δv,v0-δv,v0,v0+δv,v0+2δv，步驟s1中cp測(cè)試階段每個(gè)輸入電壓對(duì)應(yīng)的輸出電流值為i

1cp

,i

2cp

,i

3cp

,i

4cp

,i

5cp

，步驟s6中ft測(cè)試階段每個(gè)輸入電壓對(duì)應(yīng)的輸出電流值為i1,i2,i3,i4,i5，其中v0表示基準(zhǔn)電壓，δv表示電壓步進(jìn)值。

18.進(jìn)一步地，電壓v0+2δv小于或等于待測(cè)射頻芯片的最大工作電壓v

max

。

19.進(jìn)一步地，步驟s2中cp測(cè)試階段的電流一階差值導(dǎo)數(shù)計(jì)算公式為：

20.δi

1cp

＝i

2cp-i

1cp

21.δi

2cp

＝i

3cp-i

2cp

22.δi

3cp

＝i

4cp-i

3cp

23.δi

4cp

＝i

5cp-i

4cp

24.其中δi

1cp

,δi

2cp

,δi

3cp

,δi

4cp

均為cp測(cè)試階段的電流一階差值導(dǎo)數(shù)。

25.步驟s3中cp測(cè)試階段的電流二階差值導(dǎo)數(shù)計(jì)算公式為：

26.δi

′

1cp

＝δi

2cp-δi

1cp

27.δi

′

2cp

＝δi

3cp-δi

2cp

28.δi

′

3cp

＝δi

4cp-δi

3cp

29.其中δi

′

1cp

,δi

′

2cp

,δi

′

3cp

均為cp測(cè)試階段的電流二階差值導(dǎo)數(shù)。

30.進(jìn)一步地，步驟s4中cp測(cè)試階段的電流四階差值導(dǎo)數(shù)計(jì)算公式為：

31.δi

cp

＝(δi

′

2cp-δi

′

1cp

)-(δi

′

3cp-δi

′

2cp

)＝-i

1cp

+5i

2cp-7i

3cp

+4i

4cp-i

5cp

32.其中δi

cp

表示cp測(cè)試階段的電流四階差值導(dǎo)數(shù)。

33.進(jìn)一步地，步驟s5中修正參數(shù)的計(jì)算公式為：

[0034][0035]

其中表示修正參數(shù)，δi

dcp

為工程經(jīng)驗(yàn)值，δi

cpi

表示第i個(gè)cp測(cè)試階段的電流四階差值導(dǎo)數(shù)。

[0036]

進(jìn)一步地，步驟s7中ft測(cè)試階段的電流一階差值導(dǎo)數(shù)計(jì)算公式為：

[0037]

δi1＝i

2-i1[0038]

δi2＝i

3-i2[0039]

δi3＝i

4-i3[0040]

δi4＝i

5-i4[0041]

其中δi1,δi2,δi3,δi4均為ft測(cè)試階段的電流一階差值導(dǎo)數(shù)。

[0042]

步驟s8中ft測(cè)試階段的電流二階差值導(dǎo)數(shù)計(jì)算公式為：

[0043]

δi

′1＝δi

2-δi1[0044]

δi

′2＝δi

3-δi2[0045]

δi

′3＝δi

4-δi3[0046]

其中δi

′1,δi

′2,δi

′3均為ft測(cè)試階段的電流二階差值導(dǎo)數(shù)。

[0047]

進(jìn)一步地，步驟s9中ft測(cè)試階段的電流四階差值導(dǎo)數(shù)計(jì)算公式為：

[0048]

δi

dft

＝(δi

′

2-δi

′1)-(δi

′

3-δi

′2)＝-i1+5i

2-7i3+4i

4-i5[0049]

其中δi

dft

表示ft測(cè)試階段的電流四階差值導(dǎo)數(shù)。

[0050]

進(jìn)一步地，步驟s10中修正電流四階差值導(dǎo)數(shù)的計(jì)算公式為：

[0051][0052]

其中為修正電流四階差值導(dǎo)數(shù)，表示修正參數(shù)。

[0053]

進(jìn)一步地，步驟s11中預(yù)設(shè)標(biāo)準(zhǔn)值范圍為其中i

low

表示預(yù)設(shè)的卡控門限最小值，i

high

表示預(yù)設(shè)的卡控門限最大值。

[0054]

步驟s11中合格芯片集合bin1為無(wú)潛在缺陷風(fēng)險(xiǎn)的芯片集合，失效芯片集合bin2為有潛在缺陷的芯片集合。

[0055]

本發(fā)明的有益效果是：

[0056]

(1)本發(fā)明可以顯著遏制射頻芯片量產(chǎn)測(cè)試的正常波動(dòng)對(duì)于量產(chǎn)測(cè)試的干擾作用，有效攔截具有潛在缺陷的異常芯片，避免其成為合格品，從而提高射頻芯片的良品率。

[0057]

(2)本發(fā)明采用基于五點(diǎn)等步進(jìn)高階內(nèi)差比較法的iv測(cè)試方法對(duì)射頻芯片進(jìn)行篩測(cè)，測(cè)試速度快，測(cè)試環(huán)境簡(jiǎn)單。

[0058]

(3)本發(fā)明通過(guò)對(duì)δi

dft

進(jìn)行修正后，可以有效規(guī)避因晶圓批次波動(dòng)等原因造成的誤殺，從而使得本發(fā)明在保證篩選的有效性的同時(shí)具有很強(qiáng)的批次波動(dòng)適應(yīng)性。

附圖說(shuō)明

[0059]

圖1所示為本發(fā)明實(shí)施例提供的一種射頻芯片篩測(cè)方法流程圖。

[0060]

圖2所示為本發(fā)明實(shí)施例提供的待測(cè)芯片端口示意圖。

[0061]

圖3所示為本發(fā)明實(shí)施例提供的五點(diǎn)等步進(jìn)電壓示意圖。

[0062]

圖4所示為本發(fā)明實(shí)施例提供的性能正常和具有潛在缺陷的芯片電流示意圖。

具體實(shí)施方式

[0063]

現(xiàn)在將參考附圖來(lái)詳細(xì)描述本發(fā)明的示例性實(shí)施方式。應(yīng)當(dāng)理解，附圖中示出和描述的實(shí)施方式僅僅是示例性的，意在闡釋本發(fā)明的原理和精神，而并非限制本發(fā)明的范圍。

[0064]

本發(fā)明實(shí)施例提供了一種射頻芯片篩測(cè)方法，如圖1所示，包括以下步驟s1～s11：

[0065]

s1、在待測(cè)射頻芯片的cp測(cè)試階段，在待測(cè)射頻芯片的vdd端口依次輸入五點(diǎn)等步進(jìn)電壓，并依次記錄cp測(cè)試階段每個(gè)輸入電壓對(duì)應(yīng)的輸出電流值。

[0066]

本發(fā)明實(shí)施例中，在待測(cè)射頻芯片的vdd端口輸入的五點(diǎn)等步進(jìn)電壓為v0-2δv,v0-δv,v0,v0+δv,v0+2δv，對(duì)應(yīng)記錄得到的cp測(cè)試階段每個(gè)輸入電壓對(duì)應(yīng)的輸出電流值為i

1cp

,i

2cp

,i

3cp

,i

4cp

,i

5cp

。

[0067]

如圖2和圖3所示，即在待測(cè)射頻芯片的vdd端口輸入電壓v0-2δv，對(duì)應(yīng)記錄得到輸出電流值i

1cp

；在待測(cè)射頻芯片的vdd端口輸入電壓v0-δv，對(duì)應(yīng)記錄得到輸出電流值i

2cp

；在待測(cè)射頻芯片的vdd端口輸入電壓v0，對(duì)應(yīng)記錄得到輸出電流值i

3cp

；在待測(cè)射頻芯片的vdd端口輸入電壓v0+δv，對(duì)應(yīng)記錄得到輸出電流值i

4cp

；在待測(cè)射頻芯片的vdd端口輸入電壓v0+2δv，對(duì)應(yīng)記錄得到輸出電流值i

5cp

。

[0092]

δi2＝i

3-i2[0093]

δi3＝i

4-i3[0094]

δi4＝i

5-i4[0095]

其中δi1,δi2,δi3,δi4均為ft測(cè)試階段的電流一階差值導(dǎo)數(shù)。

[0096]

s8、根據(jù)ft測(cè)試階段的電流一階差值導(dǎo)數(shù)計(jì)算ft測(cè)試階段的電流二階差值導(dǎo)數(shù)，計(jì)算公式為：

[0097]

δi

′1＝δi

2-δi1[0098]

δi

′2＝δi

3-δi2[0099]

δi

′3＝δi

4-δi3[0100]

其中δi

′1,δi

′2,δi

′3均為ft測(cè)試階段的電流二階差值導(dǎo)數(shù)。

[0101]

s9、根據(jù)ft測(cè)試階段的電流二階差值導(dǎo)數(shù)計(jì)算ft測(cè)試階段的電流四階差值導(dǎo)數(shù)，計(jì)算公式為：

[0102]

δi

dft

＝(δi

′

2-δi

′1)-(δi

′

3-δi

′2)＝-i1+5i

2-7i3+4i

4-i5[0103]

其中δi

dft

表示ft測(cè)試階段的電流四階差值導(dǎo)數(shù)。

[0104]

s10、采用修正參數(shù)對(duì)ft測(cè)試階段的電流四階差值導(dǎo)數(shù)進(jìn)行修正，得到修正電流四階差值導(dǎo)數(shù)，計(jì)算公式為：

[0105][0106]

其中為修正電流四階差值導(dǎo)數(shù)，表示修正參數(shù)。

[0107]

s11、將修正電流四階差值導(dǎo)數(shù)在預(yù)設(shè)標(biāo)準(zhǔn)值范圍內(nèi)的待測(cè)射頻芯片歸入合格芯片集合bin1，將修正電流四階差值導(dǎo)數(shù)不在預(yù)設(shè)標(biāo)準(zhǔn)值范圍內(nèi)的待測(cè)射頻芯片歸入失效芯片集合bin2。

[0108]

本發(fā)明實(shí)施例中，預(yù)設(shè)標(biāo)準(zhǔn)值范圍為其中i

low

表示預(yù)設(shè)的卡控門限最小值，i

high

表示預(yù)設(shè)的卡控門限最大值。

[0109]

本發(fā)明實(shí)施例中，合格芯片集合bin1為無(wú)潛在缺陷風(fēng)險(xiǎn)的芯片集合，失效芯片集合bin2為有潛在缺陷的芯片集合。

[0110]

如圖4所示，本發(fā)明實(shí)施例中，i

low

＝10，i

high

＝20，則針對(duì)超出預(yù)設(shè)標(biāo)準(zhǔn)值范圍的兩個(gè)對(duì)應(yīng)的待測(cè)射頻芯片，說(shuō)明其是具有潛在缺陷的，將其歸入失效芯片集合bin2，其余在預(yù)設(shè)標(biāo)準(zhǔn)值范圍內(nèi)的待測(cè)射頻芯片則歸入合格芯片集合bin1。

[0111]

本領(lǐng)域的普通技術(shù)人員將會(huì)意識(shí)到，這里所述的實(shí)施例是為了幫助讀者理解本發(fā)明的原理，應(yīng)被理解為本發(fā)明的保護(hù)范圍并不局限于這樣的特別陳述和實(shí)施例。本領(lǐng)域的普通技術(shù)人員可以根據(jù)本發(fā)明公開(kāi)的這些技術(shù)啟示做出各種不脫離本發(fā)明實(shí)質(zhì)的其它各種具體變形和組合，這些變形和組合仍然在本發(fā)明的保護(hù)范圍內(nèi)。技術(shù)特征：

1.一種射頻芯片篩測(cè)方法，其特征在于，包括以下步驟：s1、在待測(cè)射頻芯片的cp測(cè)試階段，在待測(cè)射頻芯片的vdd端口依次輸入五點(diǎn)等步進(jìn)電壓，并依次記錄cp測(cè)試階段每個(gè)輸入電壓對(duì)應(yīng)的輸出電流值；s2、根據(jù)cp測(cè)試階段每個(gè)輸入電壓對(duì)應(yīng)的輸出電流值計(jì)算cp測(cè)試階段的電流一階差值導(dǎo)數(shù)；s3、根據(jù)cp測(cè)試階段的電流一階差值導(dǎo)數(shù)計(jì)算cp測(cè)試階段的電流二階差值導(dǎo)數(shù)；s4、根據(jù)cp測(cè)試階段的電流二階差值導(dǎo)數(shù)計(jì)算cp測(cè)試階段的電流四階差值導(dǎo)數(shù)；s5、針對(duì)cp測(cè)試階段選取的n個(gè)測(cè)試標(biāo)準(zhǔn)件，重復(fù)步驟s1～s4，得到n個(gè)cp測(cè)試階段的電流四階差值導(dǎo)數(shù)，并對(duì)其求平均差，得到修正參數(shù)；s6、在待測(cè)射頻芯片的ft測(cè)試階段，在待測(cè)射頻芯片的vdd端口依次輸入五點(diǎn)等步進(jìn)電壓，并依次記錄ft測(cè)試階段每個(gè)輸入電壓對(duì)應(yīng)的輸出電流值；s7、根據(jù)ft測(cè)試階段每個(gè)輸入電壓對(duì)應(yīng)的輸出電流值計(jì)算ft測(cè)試階段的電流一階差值導(dǎo)數(shù)；s8、根據(jù)ft測(cè)試階段的電流一階差值導(dǎo)數(shù)計(jì)算ft測(cè)試階段的電流二階差值導(dǎo)數(shù)；s9、根據(jù)ft測(cè)試階段的電流二階差值導(dǎo)數(shù)計(jì)算ft測(cè)試階段的電流四階差值導(dǎo)數(shù)；s10、采用修正參數(shù)對(duì)ft測(cè)試階段的電流四階差值導(dǎo)數(shù)進(jìn)行修正，得到修正電流四階差值導(dǎo)數(shù)；s11、將修正電流四階差值導(dǎo)數(shù)在預(yù)設(shè)標(biāo)準(zhǔn)值范圍內(nèi)的待測(cè)射頻芯片歸入合格芯片集合bin1，將修正電流四階差值導(dǎo)數(shù)不在預(yù)設(shè)標(biāo)準(zhǔn)值范圍內(nèi)的待測(cè)射頻芯片歸入失效芯片集合bin2。2.根據(jù)權(quán)利要求1所述的射頻芯片篩測(cè)方法，其特征在于，所述步驟s1和s6中的五點(diǎn)等步進(jìn)電壓為v0-2δv,v0-δv,v0,v0+δv,v0+2δv，所述步驟s1中cp測(cè)試階段每個(gè)輸入電壓對(duì)應(yīng)的輸出電流值為i

1cp

,i

2cp

,i

3cp

,i

4cp

,i

5cp

，所述步驟s6中ft測(cè)試階段每個(gè)輸入電壓對(duì)應(yīng)的輸出電流值為i1,i2,i3,i4,i5，其中v0表示基準(zhǔn)電壓，δv表示電壓步進(jìn)值。3.根據(jù)權(quán)利要求2所述的射頻芯片篩測(cè)方法，其特征在于，所述電壓v0+2δv小于或等于待測(cè)射頻芯片的最大工作電壓v

max

。4.根據(jù)權(quán)利要求2所述的射頻芯片篩測(cè)方法，其特征在于，所述步驟s2中cp測(cè)試階段的電流一階差值導(dǎo)數(shù)計(jì)算公式為：δi

1cp

＝i

2cp-i

1cp

δi

2cp

＝i

3cp-i

2cp

δi

3cp

＝i

4cp-i

3cp

δi

4cp

＝i

5cp-i

4cp

其中δi

1cp

,δi

2cp

,δi

3cp

,δi

4cp

均為cp測(cè)試階段的電流一階差值導(dǎo)數(shù)；所述步驟s3中cp測(cè)試階段的電流二階差值導(dǎo)數(shù)計(jì)算公式為：δi

′

1cp

＝δi

2cp-δi

1cp

δi

′

2cp

＝δi

3cp-δi

2cp

δi

′

3cp

＝δi

4cp-δi

3cp

其中δi

′

1cp

,δi

′

2cp

,δi

′

3cp

均為cp測(cè)試階段的電流二階差值導(dǎo)數(shù)。5.根據(jù)權(quán)利要求4所述的射頻芯片篩測(cè)方法，其特征在于，所述步驟s4中cp測(cè)試階段的

電流四階差值導(dǎo)數(shù)計(jì)算公式為：δi

cp

＝(δi

′

2cp-δi

′

1cp

)-(δi

′

3cp-δi

′

2cp

)＝-i

1cp

+5i

2cp-7i

3cp

+4i

4cp-i

5cp

其中δi

cp

表示cp測(cè)試階段的電流四階差值導(dǎo)數(shù)。6.根據(jù)權(quán)利要求1所述的射頻芯片篩測(cè)方法，其特征在于，所述步驟s5中修正參數(shù)的計(jì)算公式為：其中表示修正參數(shù)，δi

dcp

為工程經(jīng)驗(yàn)值，δi

cpi

表示第i個(gè)cp測(cè)試階段的電流四階差值導(dǎo)數(shù)。7.根據(jù)權(quán)利要求2所述的射頻芯片篩測(cè)方法，其特征在于，所述步驟s7中ft測(cè)試階段的電流一階差值導(dǎo)數(shù)計(jì)算公式為：δi1＝i

2-i1δi2＝i

3-i2δi3＝i

4-i3δi4＝i

5-i4其中δi1,δi2,δi3,δi4均為ft測(cè)試階段的電流一階差值導(dǎo)數(shù)；所述步驟s8中ft測(cè)試階段的電流二階差值導(dǎo)數(shù)計(jì)算公式為：δi

′1＝δi

2-δi1δi

′2＝δi

3-δi2δi

′3＝δi

4-δi3其中δi

′1,δi

′2,δi

′3均為ft測(cè)試階段的電流二階差值導(dǎo)數(shù)。8.根據(jù)權(quán)利要求7所述的射頻芯片篩測(cè)方法，其特征在于，所述步驟s9中ft測(cè)試階段的電流四階差值導(dǎo)數(shù)計(jì)算公式為：δi

dft

＝(δi

′

2-δi

′1)-(δi

′

3-δi

′2)＝-i1+5i

2-7i3+4i

4-i5其中δi

dft

表示ft測(cè)試階段的電流四階差值導(dǎo)數(shù)。9.根據(jù)權(quán)利要求8所述的射頻芯片篩測(cè)方法，其特征在于，所述步驟s10中修正電流四階差值導(dǎo)數(shù)的計(jì)算公式為：其中為修正電流四階差值導(dǎo)數(shù)，表示修正參數(shù)。10.根據(jù)權(quán)利要求9所述的射頻芯片篩測(cè)方法，其特征在于，所述步驟s11中預(yù)設(shè)標(biāo)準(zhǔn)值范圍為其中i

low

表示預(yù)設(shè)的卡控門限最小值，i

high

表示預(yù)設(shè)的卡控門限最大值；所述步驟s11中合格芯片集合bin1為無(wú)潛在缺陷風(fēng)險(xiǎn)的芯片集合，失效芯片集合bin2為有潛在缺陷的芯片集合。

技術(shù)總結(jié)

本發(fā)明公開(kāi)了一種射頻芯片篩測(cè)方法，該方法能夠篩選出具有潛在缺陷的異常芯片，解決了現(xiàn)有射頻芯片的缺陷檢測(cè)方法不能將具有潛在缺陷的異常芯片完全篩選出來(lái)的技術(shù)問(wèn)題。本發(fā)明可以顯著遏制射頻芯片量產(chǎn)測(cè)試的正常波動(dòng)對(duì)于量產(chǎn)測(cè)試的干擾作用，有效攔截具有潛在缺陷的異常芯片，避免其成為合格品，從而提高射頻芯片的良品率。本發(fā)明采用基于五點(diǎn)等步進(jìn)高階內(nèi)差比較法的IV測(cè)試方法對(duì)射頻芯片進(jìn)行篩測(cè)，測(cè)試速度快，測(cè)試環(huán)境簡(jiǎn)單。測(cè)試環(huán)境簡(jiǎn)單。測(cè)試環(huán)境簡(jiǎn)單。

技術(shù)研發(fā)人員：呂繼平 鄔海峰 王測(cè)天 鐘丹 廖學(xué)介 劉瑩 李仁俠 陳長(zhǎng)風(fēng) 黃敏 童偉

受保護(hù)的技術(shù)使用者：成都嘉納海威科技有限責(zé)任公司

技術(shù)研發(fā)日：2021.09.26

技術(shù)公布日：2022/1/18