本發(fā)明屬于集成電路設(shè)計技術(shù)領(lǐng)域,具體為一種支持亂序處理器數(shù)據(jù)預(yù)取的緩存訪問系統(tǒng)。本發(fā)明系統(tǒng)具體包括:LOAD訪存信息追蹤排序模塊、LOAD訪存地址歷史緩沖器、預(yù)取器和目標(biāo)預(yù)取地址緩沖器。LOAD訪存信息追蹤排序模塊將亂序LOAD訪存信息變?yōu)轫樞騆OAD訪存信息,再輸入預(yù)取器;預(yù)取器利用順序的訪存信息實現(xiàn)更準(zhǔn)確的訓(xùn)練和目標(biāo)預(yù)取地址預(yù)測,預(yù)取器輸出的有效目標(biāo)預(yù)取地址存儲在目標(biāo)預(yù)取地址緩沖器中等待后續(xù)發(fā)送,目標(biāo)預(yù)取地址緩沖器實時更新以失效不及時地址,以避免發(fā)送無用的預(yù)取地址。本發(fā)明可提高訪存規(guī)律的學(xué)習(xí)效率和地址預(yù)測的準(zhǔn)確率,減少預(yù)取請求對緩存系統(tǒng)的資源占用。
聲明:
“支持亂序處理器數(shù)據(jù)預(yù)取的緩存訪問系統(tǒng)” 該技術(shù)專利(論文)所有權(quán)利歸屬于技術(shù)(論文)所有人。僅供學(xué)習(xí)研究,如用于商業(yè)用途,請聯(lián)系該技術(shù)所有人。
我是此專利(論文)的發(fā)明人(作者)